verilog～整数から浮動小数点へ変換とその逆も～
はじめに こんにちは、keymaleです。python記事をいくら書いても全く閲覧数が増えず、verilog関係の記事ばかり閲覧数が増えています。あとなぜか育児日記が最近閲覧数が増えています。そんなこ […]
verilog
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verilog～if文の使い方とif文優先度
- 2019.11.18
- Quartus verilog
- if文, verilog, verilog HDL, ノンブロッキング代入, ブロッキング代入, 使い方, 優先度
verilog～UART通信受信機(RX)編～
- 2019.06.05
- Quartus verilog
- altera, FPGA, intel, MAX10, quartus, RS232, RX, UART, verilog, verilog HDL, ボーレート, やり方, 入門, 初心者, 受信機, 通信, 通信規格
初めに お久しぶりです、Keymaleです。先週はUARTの送信機について紹介しました。結構検索して見ていただいたみたいなので、今回は受信機のほうを紹介していきます。受信機のコード内に分周器が出てきま […]
verilog～論理演算～
- 2019.05.26
- Quartus verilog
- AND, EXOR, NAND, NOR, NOT, OR, quartus, verilog, verilog HDL, やり方, 入門, 反転, 排他的論理和, 書き方, 論理和, 論理演算, 論理積
初めに 皆さん、こんにちは。Keymaleです。育児に奮闘しつつ、verilogの記載方法について皆さんにわかりやすく説明していけばと思っております。 今回は論理演算について説明します。そもそものve […]
verilog～UART通信送信機(TX)編～
初めに お久しぶりです、Keymaleです。これからは頑張って毎週記事を更新していきたいと思います。pythonの記事も書いているのですが、競合する記事が多くなかなか閲覧数が増えませんでした。veri […]
Quartus verilog使い方まとめ
- 2019.05.14
- Quartus verilog
- FPGA, generate, modelSim, module, parameter, PWM, quartus, verilog, verilog HDL, 分周, 分周回路, 奇数分周
はじめに こんにちは、Keymaleです。ブログを開始して初めて2日連続で書きます。急にやる気に目覚めました。令和で頑張るぞい！ ということで今回は、今まで書いてきたQuartus関係とverilog […]
verilog PWM moduleの作成、IP化 Quartus
初めに みなさんこんにちは、Keymaleです。なかなか書く気が起きず、放置していたのですが、AWSのサーバー代がもったいないので書こうと思います。 VerilogでPWMを生成 今回はverilog […]
verilog~generate文とfor文による連続モジュールの生成
皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一 […]
verilog~module内パラメーターの階層間受け渡し
こんにちは、お久しぶりです。Keymaleです。 今回は verilogのパラメータについて説明します。 以前の記事で説明したDividerを例にして進めようと思います。以下に以前紹介したdivide […]
verilog~divider(分周器)~奇数分周もできるよ
- 2018.11.15
- Quartus verilog
- divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り
Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_ou […]