verilog│Keymaleの徒然草

verilog～if文の使い方とif文優先度

2019.11.18
Quartus verilog
if文, verilog, verilog HDL, ノンブロッキング代入, ブロッキング代入, 使い方, 優先度

初めにこんにちは、Keymaleです。今回はif文の使い方を説明します。基本的にはc言語とかpythonとかと同じです。構造的な書き方からまず見てみましょう if文の書き方基本的な書き方 if文の書き方は以下のようになっています。 if("条件文")begin "実行文" end ”条件文”の実行結果がtrueの場合に”実行文”が処理されます。条件文には以下のようなものがあります。式意味 […]

verilog～UART通信受信機(RX)編～

2019.06.05
Quartus verilog
altera, FPGA, intel, MAX10, quartus, RS232, RX, UART, verilog, verilog HDL, ボーレート, やり方, 入門, 初心者, 受信機, 通信, 通信規格

初めにお久しぶりです、Keymaleです。先週はUARTの送信機について紹介しました。結構検索して見ていただいたみたいなので、今回は受信機のほうを紹介していきます。受信機のコード内に分周器が出てきますが、詳細は過去記事を見てください。 UART規格規格についても詳細はこちらを見てください。通信レート（ボーレート）は9600, 19200, 38400, 76800, 115200 bpsなど […]

verilog～論理演算～

2019.05.26
Quartus verilog
AND, EXOR, NAND, NOR, NOT, OR, quartus, verilog, verilog HDL, やり方, 入門, 反転, 排他的論理和, 書き方, 論理和, 論理演算, 論理積

初めに皆さん、こんにちは。Keymaleです。育児に奮闘しつつ、verilogの記載方法について皆さんにわかりやすく説明していけばと思っております。今回は論理演算について説明します。そもそものverilogの始め方等についてはこちらをご参考ください。いろいろな回路moduleについての記事を書いてきましたが、そもそもの基本的なところを記載したほうがいいのではないかと思いまして、今回の記事を書こ […]

verilog～UART通信送信機(TX)編～

2019.05.20
Quartus verilog
RS232, TX, UART, verilog, ボーレート, やり方, 入門, 初心者, 受信機, 規格, 送信機

初めにお久しぶりです、Keymaleです。これからは頑張って毎週記事を更新していきたいと思います。pythonの記事も書いているのですが、競合する記事が多くなかなか閲覧数が増えませんでした。verilog系の記事は書いている人が少なく（見てる人も少ない？）結構検索していただいて閲覧している方が多いので、限界までverilogの記事を書いていこうかと思います。 UART規格 UARTの規格ですが、 […]

Quartus verilog使い方まとめ

2019.05.14
Quartus verilog
FPGA, generate, modelSim, module, parameter, PWM, quartus, verilog, verilog HDL, 分周, 分周回路, 奇数分周

はじめにこんにちは、Keymaleです。ブログを開始して初めて2日連続で書きます。急にやる気に目覚めました。令和で頑張るぞい！ということで今回は、今まで書いてきたQuartus関係とverilog関係の記事をまとめてみようかと思います。 Quartus　verilogの使い方まとめ以下に箇条書きでまとめます。 Quartus Primeを用いたverilogの使い方 Verilog カウンタ […]

verilog PWM moduleの作成、IP化　Quartus

2019.05.13
Quartus verilog
IP, module, PWM, quartus, verilog, verilog HDL

初めにみなさんこんにちは、Keymaleです。なかなか書く気が起きず、放置していたのですが、AWSのサーバー代がもったいないので書こうと思います。 VerilogでPWMを生成今回はverilogでPWMのコードを書きたいと思います。早速ですが以下にソースコードを載せます。 module pwm_module #( parameter period_cnt = 8, parameter hig […]

verilog~generate文とfor文による連続モジュールの生成

皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一気に生成し、かつそのmoduleに受け渡すパラメータや変数、逆に受け取る変数や信号を別々に扱う方法を紹介したいと思います。今回使う関数はgenerate 文と for 文です。for 文はC言語など […]

verilog~module内パラメーターの階層間受け渡し

2018.11.25
verilog
parameter, verilog

こんにちは、お久しぶりです。Keymaleです。今回は verilogのパラメータについて説明します。以前の記事で説明したDividerを例にして進めようと思います。以下に以前紹介したdividerのプログラムを紹介します。 module divider( input div_in, output div_out ); reg [7:0]div_number; reg [7:0]cnt_p; […]

verilog~divider(分周器)~奇数分周もできるよ

2018.11.15
Quartus verilog
divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り

こんにちは、Keymaleです。今回は以前の記事でも紹介しましたDivider（分周器）です。以前の記事では偶数分周しかできない不完全なものでした。奇数分周もできるものは検索してもあまり出てこなかったので、紹介させていただきます。ちなみに他の記事として if文の使い方 generate文の使い方等もありますので、参考にしてください。 Divider 早速ですが、以下にDividerのコードを紹介 […]

modelSimの使い方とmodule化

2018.10.29
Quartus verilog
HDL, modelSim, module, quartus, verilog, verilog HDL, カウンタ, やり方, 使い方, 入門, 初心者, 回路, 始め方

こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]