verilog～if文の使い方とif文優先度
- 2019.11.18
- Quartus verilog
- if文, verilog, verilog HDL, ノンブロッキング代入, ブロッキング代入, 使い方, 優先度
verilog HDL
verilog～UART通信受信機(RX)編～
- 2019.06.05
- Quartus verilog
- altera, FPGA, intel, MAX10, quartus, RS232, RX, UART, verilog, verilog HDL, ボーレート, やり方, 入門, 初心者, 受信機, 通信, 通信規格
初めに お久しぶりです、Keymaleです。先週はUARTの送信機について紹介しました。結構検索して見ていただいたみたいなので、今回は受信機のほうを紹介していきます。受信機のコード内に分周器が出てきますが、詳細は過去記事を見てください。 UART規格 規格についても詳細はこちらを見てください。 通信レート（ボーレート）は9600, 19200, 38400, 76800, 115200 bpsなど […]
verilog～論理演算～
- 2019.05.26
- Quartus verilog
- AND, EXOR, NAND, NOR, NOT, OR, quartus, verilog, verilog HDL, やり方, 入門, 反転, 排他的論理和, 書き方, 論理和, 論理演算, 論理積
初めに 皆さん、こんにちは。Keymaleです。育児に奮闘しつつ、verilogの記載方法について皆さんにわかりやすく説明していけばと思っております。 今回は論理演算について説明します。そもそものverilogの始め方等についてはこちらをご参考ください。いろいろな回路moduleについての記事を書いてきましたが、そもそもの基本的なところを記載したほうがいいのではないかと思いまして、今回の記事を書こ […]
Quartus verilog使い方まとめ
- 2019.05.14
- Quartus verilog
- FPGA, generate, modelSim, module, parameter, PWM, quartus, verilog, verilog HDL, 分周, 分周回路, 奇数分周
はじめに こんにちは、Keymaleです。ブログを開始して初めて2日連続で書きます。急にやる気に目覚めました。令和で頑張るぞい！ ということで今回は、今まで書いてきたQuartus関係とverilog関係の記事をまとめてみようかと思います。 Quartus verilogの使い方まとめ 以下に箇条書きでまとめます。 Quartus Primeを用いたverilogの使い方 Verilog カウンタ […]
verilog PWM moduleの作成、IP化 Quartus
初めに みなさんこんにちは、Keymaleです。なかなか書く気が起きず、放置していたのですが、AWSのサーバー代がもったいないので書こうと思います。 VerilogでPWMを生成 今回はverilogでPWMのコードを書きたいと思います。早速ですが以下にソースコードを載せます。 [crayon-5e8f750dd574c083039780/] こんな感じですね。入力のclkをカウントして、PWMの […]
verilog~divider(分周器)~奇数分周もできるよ
- 2018.11.15
- Quartus verilog
- divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り
Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_out出力波形、分周後の波形 reg [7:0]div_number分周数、今回は3分周、ビット数は8 reg [7:0]cnt_p立ち上がりの回数をカウント reg [7:0]cnt_n立下りの回数をカ […]
modelSimの使い方とmodule化
- 2018.10.29
- Quartus verilog
- HDL, modelSim, module, quartus, verilog, verilog HDL, カウンタ, やり方, 使い方, 入門, 初心者, 回路, 始め方
こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。 トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]