FPGA

verilog～UART通信受信機(RX)編～

• 2019.06.05
• Quartus verilog
• altera, FPGA, intel, MAX10, quartus, RS232, RX, UART, verilog, verilog HDL, ボーレート, やり方, 入門, 初心者, 受信機, 通信, 通信規格

初めに お久しぶりです、Keymaleです。先週はUARTの送信機について紹介しました。結構検索して見ていただいたみたいなので、今回は受信機のほうを紹介していきます。受信機のコード内に分周器が出てきますが、詳細は過去記事を見てください。 UART規格 規格についても詳細はこちらを見てください。 通信レート（ボーレート）は9600, 19200, 38400, 76800, 115200 bpsなど […]

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Quartus verilog使い方まとめ

• 2019.05.14
• Quartus verilog
• FPGA, generate, modelSim, module, parameter, PWM, quartus, verilog, verilog HDL, 分周, 分周回路, 奇数分周

はじめに こんにちは、Keymaleです。ブログを開始して初めて2日連続で書きます。急にやる気に目覚めました。令和で頑張るぞい！ ということで今回は、今まで書いてきたQuartus関係とverilog関係の記事をまとめてみようかと思います。 Quartus　verilogの使い方まとめ 以下に箇条書きでまとめます。 Quartus Primeを用いたverilogの使い方 Verilog カウンタ […]

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verilog~divider(分周器)~奇数分周もできるよ

• 2018.11.15
• Quartus verilog
• divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り

Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_out出力波形、分周後の波形 reg [7:0]div_number分周数、今回は3分周、ビット数は8 reg [7:0]cnt_p立ち上がりの回数をカウント reg [7:0]cnt_n立下りの回数をカ […]

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