divider

verilog~generate文とfor文による連続モジュールの生成

皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一気に生成し、かつそのmoduleに受け渡すパラメータや変数、逆に受け取る変数や信号を別々に扱う方法を紹介したいと思います。最新記事で浮動小数の扱い方も紹介してます。今回使う関数はgenerate 文と […]

verilog~divider(分周器)~奇数分周もできるよ

Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_out出力波形、分周後の波形 reg [7:0]div_number分周数、今回は3分周、ビット数は8 reg [7:0]cnt_p立ち上がりの回数をカウント reg [7:0]cnt_n立下りの回数をカ […]