使い方

verilog~if文の使い方とif文優先度

初めに こんにちは、Keymaleです。今回はif文の使い方を説明します。基本的にはc言語とかpythonとかと同じです。構造的な書き方からまず見てみましょう if文の書き方 基本的な書き方 if文の書き方は以下のようになっています。 if("条件文")begin "実行文" end ”条件文”の実行結果がtrueの場合に”実行文”が処理されます。条件文には以下のようなものがあります。 式 意味 […]

modelSimの使い方とmodule化

こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。 トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]