WordPressでTeX,LaTeX(MathJaxを用いて)
初めに どうもKeymaleです。一応毎週記事を追加できております。義務化するとなんだかやる気が起きなくなるのが人間の性ですね。最近はビットコインのレバレッジ取引にはまっていまして、ブログをコツコツ書いてアドセンスで稼ぐよりよっぽど稼げるんじゃないかと思っております。そんなこんなで今回のテーマはWordPressで\(\TeX\)、\(\LaTeX\)です。こちらの記事を参考にさせてもらいました。 […]
やり方
verilog～UART通信受信機(RX)編～
- 2019.06.05
- Quartus verilog
- altera, FPGA, intel, MAX10, quartus, RS232, RX, UART, verilog, verilog HDL, ボーレート, やり方, 入門, 初心者, 受信機, 通信, 通信規格
初めに お久しぶりです、Keymaleです。先週はUARTの送信機について紹介しました。結構検索して見ていただいたみたいなので、今回は受信機のほうを紹介していきます。受信機のコード内に分周器が出てきますが、詳細は過去記事を見てください。 UART規格 規格についても詳細はこちらを見てください。 通信レート（ボーレート）は9600, 19200, 38400, 76800, 115200 bpsなど […]
keymacurryの育児日記 〜ネントレ 成功！！〜
こんにちは。keymacurryです。 5月24日から続けてきたネントレ 。7日目の今日は布団に下ろしても全く泣かず！！さらにトントン無しで5秒ほどで眠りにつきました！ 初日40分もギャン泣きを続けていたことを思うと、ほんとうに同一人物なのかと疑いたく成長っぷりです。 また、変化は夜中に起きた時にも。 今日も１時間半ほど経ったときに起きてしまったのですが、特に大声で泣くこともなく、うにゃうにゃ文句 […]
verilog～論理演算～
- 2019.05.26
- Quartus verilog
- AND, EXOR, NAND, NOR, NOT, OR, quartus, verilog, verilog HDL, やり方, 入門, 反転, 排他的論理和, 書き方, 論理和, 論理演算, 論理積
初めに 皆さん、こんにちは。Keymaleです。育児に奮闘しつつ、verilogの記載方法について皆さんにわかりやすく説明していけばと思っております。 今回は論理演算について説明します。そもそものverilogの始め方等についてはこちらをご参考ください。いろいろな回路moduleについての記事を書いてきましたが、そもそもの基本的なところを記載したほうがいいのではないかと思いまして、今回の記事を書こ […]
verilog～UART通信送信機(TX)編～
初めに お久しぶりです、Keymaleです。これからは頑張って毎週記事を更新していきたいと思います。pythonの記事も書いているのですが、競合する記事が多くなかなか閲覧数が増えませんでした。verilog系の記事は書いている人が少なく（見てる人も少ない？）結構検索していただいて閲覧している方が多いので、限界までverilogの記事を書いていこうかと思います。 UART規格 UARTの規格ですが、 […]
pyhtonからツイート！〜anacondaにtweepyを入れて〜
twitter上の設定 こんにちは、keymaleです。まずはツイッターのデベロッパーサイトに行きましょう。前提としてツイッターのアカウントは持っているものとします。 こんな感じの画面に行くと思いますので、Create an appをクリックしましょう。すると以下のような入力フォームが出てきます。ちなみに全部英語です。 上から順に App name (required) -アプリケーション名- A […]
modelSimの使い方とmodule化
- 2018.10.29
- Quartus verilog
- HDL, modelSim, module, quartus, verilog, verilog HDL, カウンタ, やり方, 使い方, 入門, 初心者, 回路, 始め方
こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。 トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]
Verilog カウンタ回路と分周回路
こんにちはkeymaleです。 前回はQuartusの使い方について書いていきました。 今回はverilogでのカウンタ回路と分周回路について説明していきます。カウンタ回路にはif文が含まれており、そちらについてはこちらで説明しています。 とりあえず以下にカウンタ回路兼分周回路のソースコードを記しておきます。 module counter( input clk, input reset, outp […]
Quartus Primeを用いたverilogの使い方
こんにちは、Keymaleです。 Quartus Primeを用いたverilogの使い方について説明していこうと思います。バージョンは18.0を使います。Quartus PrimeはIntelのホームページからダウンロードできます。無料のlite editionを使っていきます。 早速Qurtus Primeを開いてみましょう。 こんな画面が表示されます。次にプロジェクトを作成します。Fileか […]