verilog~generate文とfor文による連続モジュールの生成
皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一 […]
皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一 […]
こんにちは、お久しぶりです。Keymaleです。 今回は verilogのパラメータについて説明します。 以前の記事で説明したDividerを例にして進めようと思います。以下に以前紹介したdivide […]
Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_ou […]
お久しぶりです。Keymaleです。 ついにGoogle Adsenseの審査に合格しました。 申し込んだのが10月の初旬だったので、1か月以上かかりました。 色々なブログで、Google Adsen […]
こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います […]
こんにちはkeymaleです。前回はQuartusの使い方について書いていきました。今回はverilogでのカウンタ回路と分周回路について説明していきます。カウンタ回路にはif文が含まれており、そちら […]
こんにちは、Keymaleです。 Quartus Primeを用いたverilogの使い方について説明していこうと思います。バージョンは18.0を使います。Quartus PrimeはIntelのホー […]
こんにちは、初めましてKeymaleです。 いろいろと苦労してどうにかブログを開設できました。時間があれば、ブログの開設方法について記載していこうと思います。 当分はこのブログではQuartusを用い […]