verilog~module内パラメーターの階層間受け渡し
こんにちは、お久しぶりです。Keymaleです。 今回は verilogのパラメータについて説明します。 以前の記事で説明したDividerを例にして進めようと思います。以下に以前紹介したdividerのプログラムを紹介します。 module divider( input div_in, output div_out ); reg [7:0]div_number; reg [7:0]cnt_p; […]
verilog~divider(分周器)~奇数分周もできるよ
- 2018.11.15
- Quartus verilog
- divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り
こんにちは、Keymaleです。今回は以前の記事でも紹介しましたDivider（分周器）です。以前の記事では偶数分周しかできない不完全なものでした。奇数分周もできるものは検索してもあまり出てこなかったので、紹介させていただきます。ちなみに他の記事として if文の使い方 generate文の使い方 等もありますので、参考にしてください。 Divider 早速ですが、以下にDividerのコードを紹介 […]
Google Adsense 合格
- 2018.11.13
- Uncategorized
お久しぶりです。Keymaleです。 ついにGoogle Adsenseの審査に合格しました。 申し込んだのが10月の初旬だったので、1か月以上かかりました。 色々なブログで、Google Adsense合格の条件が記事を30個以上だとか書かなければいけないとか、記事の文字数を1000文字は最低書かなければいけないとか書かれています。 しかし、当ブログではご覧の通り4つほどの記事があるだけでしたが […]
modelSimの使い方とmodule化
- 2018.10.29
- Quartus verilog
- HDL, modelSim, module, quartus, verilog, verilog HDL, カウンタ, やり方, 使い方, 入門, 初心者, 回路, 始め方
こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。 トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]
Verilog カウンタ回路と分周回路
こんにちはkeymaleです。 前回はQuartusの使い方について書いていきました。 今回はverilogでのカウンタ回路と分周回路について説明していきます。カウンタ回路にはif文が含まれており、そちらについてはこちらで説明しています。 とりあえず以下にカウンタ回路兼分周回路のソースコードを記しておきます。 module counter( input clk, input reset, outp […]
Quartus Primeを用いたverilogの使い方
こんにちは、Keymaleです。 Quartus Primeを用いたverilogの使い方について説明していこうと思います。バージョンは18.0を使います。Quartus PrimeはIntelのホームページからダウンロードできます。無料のlite editionを使っていきます。 早速Qurtus Primeを開いてみましょう。 こんな画面が表示されます。次にプロジェクトを作成します。Fileか […]
ブログ開設できました。
- 2018.10.14
- Uncategorized
こんにちは、初めましてKeymaleです。 いろいろと苦労してどうにかブログを開設できました。時間があれば、ブログの開設方法について記載していこうと思います。 当分はこのブログではQuartusを用いたverilogでの回路記述と、modelSimでのシミュレーションについて備忘録として書き留めていこうかと思っています。 更新頻度はそんなに高くないと思いますが、参考に見ていただけたら幸いです。初め […]