keymacurryの育児日記 2ヶ月 でべそ
こんにちは、keymacurryです。生後2ヶ月の赤ちゃんがいるのですがものすごいでべそで悩んでました。 10円玉ぐらいですかね、プニプニしていて柔らかいです。うんちで気張ったりすると、膨れます。 生後3ヶ月くらいまででべそは大きくなるみたいで、このまま大きくなったらどんだけおおきくなっちゃうのー！？ということで病院に行ってきました。 おへそにワタみたいなものを詰められて、蓋をされて強制的にヘソを […]
windows10にpython環境（anaconda）の導入
初めに お久しぶりです。Keymaleです。前の記事まではverilogを記述していたんですが、ちょっとマニアックすぎるし、需要が少ないと思ったので、pythonの記事に変更しようかと思います。ノーパソを変えましたので、windows10にpythonの環境をanacondaで構築する方法をまとめたいと思います。windows7のサポートもそろそろ切れるので、windows10に移行する方はぜひ参 […]
verilog~generate文とfor文による連続モジュールの生成
皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一気に生成し、かつそのmoduleに受け渡すパラメータや変数、逆に受け取る変数や信号を別々に扱う方法を紹介したいと思います。今回使う関数はgenerate 文と for 文です。for 文はC言語などで […]
verilog~module内パラメーターの階層間受け渡し
こんにちは、お久しぶりです。Keymaleです。 今回は verilogのパラメータについて説明します。 以前の記事で説明したDividerを例にして進めようと思います。以下に以前紹介したdividerのプログラムを紹介します。 [crayon-5e8efa00e05db619598962/] この中でdiv_numberをregで記述していますが、いろんな値に変えたいと思うとします。その時に、r […]
verilog~divider(分周器)~奇数分周もできるよ
- 2018.11.15
- Quartus verilog
- divider, FPGA, HDL, module, verilog, verilog HDL, カウント, 分周, 分周器, 回路, 奇数, 奇数分周, 立ち上がり, 立下り
Divider 早速ですが、以下にDividerのコードを紹介します。 上記コードについて説明していきます。変数については以下のようになっています。 div_in入力する波形、分周する元 div_out出力波形、分周後の波形 reg [7:0]div_number分周数、今回は3分周、ビット数は8 reg [7:0]cnt_p立ち上がりの回数をカウント reg [7:0]cnt_n立下りの回数をカ […]
Google Adsense 合格
- 2018.11.13
- Uncategorized
お久しぶりです。Keymaleです。 ついにGoogle Adsenseの審査に合格しました。 申し込んだのが10月の初旬だったので、1か月以上かかりました。 色々なブログで、Google Adsense合格の条件が記事を30個以上だとか書かなければいけないとか、記事の文字数を1000文字は最低書かなければいけないとか書かれています。 しかし、当ブログではご覧の通り4つほどの記事があるだけでしたが […]
modelSimの使い方とmodule化
- 2018.10.29
- Quartus verilog
- HDL, modelSim, module, quartus, verilog, verilog HDL, カウンタ, やり方, 使い方, 入門, 初心者, 回路, 始め方
こんにちはKeymaleです。今回はmodelSimの使い方とverilogにおけるモデュール構造の使い方について説明します。 Module化 サブモジュールには前回記事で作ったカウンタ回路を使います。counter.vという名前でファイルを保存しておいてください。トップモジュールには下記の内容を記載してください。 トップモジュール名はkeymaleです。入力としてclkを用意してます。先ほど作成 […]
Verilog カウンタ回路と分周回路
こんにちはkeymaleです。前回はQuartusの使い方について書いていきました。今回はverilogでのカウンタ回路と分周回路について説明していきます。カウンタ回路にはif文が含まれており、そちらについてはこちらで説明しています。 とりあえず以下にカウンタ回路兼分周回路のソースコードを記しておきます。 最初なんで、逐一説明していきます。verilogは基本的にmodule endmoduleの […]
Quartus Primeを用いたverilogの使い方
こんにちは、Keymaleです。 Quartus Primeを用いたverilogの使い方について説明していこうと思います。バージョンは18.0を使います。Quartus PrimeはIntelのホームページからダウンロードできます。無料のlite editionを使っていきます。 早速Qurtus Primeを開いてみましょう。 こんな画面が表示されます。次にプロジェクトを作成します。Fileか […]
ブログ開設できました。
- 2018.10.14
- Uncategorized
こんにちは、初めましてKeymaleです。 いろいろと苦労してどうにかブログを開設できました。時間があれば、ブログの開設方法について記載していこうと思います。 当分はこのブログではQuartusを用いたverilogでの回路記述と、modelSimでのシミュレーションについて備忘録として書き留めていこうかと思っています。 更新頻度はそんなに高くないと思いますが、参考に見ていただけたら幸いです。初め […]