verilog~論理演算~

初めに 皆さん、こんにちは。Keymaleです。育児に奮闘しつつ、verilogの記載方法について皆さんにわかりやすく説明していけばと思っております。 今回は論理演算について説明します。そもそものverilogの始め方等についてはこちらをご参考ください。いろいろな回路moduleについての記事を書いてきましたが、そもそもの基本的なところを記載したほうがいいのではないかと思いまして、今回の記事を書こ […]

keymacurryの育児日記〜ねんねトレーニング〜

こんにちは。 久しぶりの投稿です。 前から気になっていた「ねんねトレーニング」を始めてみました。 これをすれば朝まで一度も起きることなく、ぐっすり寝れられるようになる!という夢のような話。(たとえ夜中に起きても指チュパチュパなどでセルフねんねするらしいです) うちは同じベットで添い寝添い乳で寝かせているのですが、もうすぐ4ヶ月になるのに未だに3時間睡眠の息子。朝方には1時間おきの泣き声アラームにメ […]

verilog~UART通信送信機(TX)編~

初めに お久しぶりです、Keymaleです。これからは頑張って毎週記事を更新していきたいと思います。pythonの記事も書いているのですが、競合する記事が多くなかなか閲覧数が増えませんでした。verilog系の記事は書いている人が少なく(見てる人も少ない?)結構検索していただいて閲覧している方が多いので、限界までverilogの記事を書いていこうかと思います。 UART規格 UARTの規格ですが、 […]

Quartus verilog使い方まとめ

はじめに こんにちは、Keymaleです。ブログを開始して初めて2日連続で書きます。急にやる気に目覚めました。令和で頑張るぞい! ということで今回は、今まで書いてきたQuartus関係とverilog関係の記事をまとめてみようかと思います。 Quartus verilogの使い方まとめ 以下に箇条書きでまとめます。 Quartus Primeを用いたverilogの使い方 Verilog カウンタ […]

verilog PWM moduleの作成、IP化 Quartus

初めに みなさんこんにちは、Keymaleです。なかなか書く気が起きず、放置していたのですが、AWSのサーバー代がもったいないので書こうと思います。 VerilogでPWMを生成 今回はverilogでPWMのコードを書きたいと思います。早速ですが以下にソースコードを載せます。 module pwm_module #( parameter period_cnt = 8, parameter hig […]

pyhtonからツイート!〜anacondaにtweepyを入れて〜

twitter上の設定 こんにちは、keymaleです。まずはツイッターのデベロッパーサイトに行きましょう。前提としてツイッターのアカウントは持っているものとします。 こんな感じの画面に行くと思いますので、Create an appをクリックしましょう。すると以下のような入力フォームが出てきます。ちなみに全部英語です。 上から順に App name (required) -アプリケーション名- A […]

keymacurryの育児日記 乳児湿疹

〜乳児湿疹〜 新生児の赤ちゃんの肌って、つやつやすべすべで、本当に綺麗ですよね。 保湿ケアさえしっかりしていれば乳児湿疹はできない!という情報を耳にして、この綺麗な肌を守ってあげなくては、と当時かなり燃えていた私です。 生後しばらくはツルツルのたまご肌だった息子、湿疹が出始めたのは生後15日ほど経った頃でした。まずは右のほっぺに1つ2つ、小さな赤い湿疹が、、 なんとかして治してあげたい、という思い […]

keymacurryの育児日記 2ヶ月 でべそ

こんにちは、keymacurryです。生後2ヶ月の赤ちゃんがいるのですがものすごいでべそで悩んでました。 10円玉ぐらいですかね、プニプニしていて柔らかいです。うんちで気張ったりすると、膨れます。 生後3ヶ月くらいまででべそは大きくなるみたいで、このまま大きくなったらどんだけおおきくなっちゃうのー!?ということで病院に行ってきました。 おへそにワタみたいなものを詰められて、蓋をされて強制的にヘソを […]

windows10にpython環境(anaconda)の導入

初めに お久しぶりです。Keymaleです。前の記事まではverilogを記述していたんですが、ちょっとマニアックすぎるし、需要が少ないと思ったので、pythonの記事に変更しようかと思います。ノーパソを変えましたので、windows10にpythonの環境をanacondaで構築する方法をまとめたいと思います。windows7のサポートもそろそろ切れるので、windows10に移行する方はぜひ参 […]

verilog~generate文とfor文による連続モジュールの生成

皆さんお久ぶりです。keymaleです。久しぶりの投稿です。他の記事でdividerの生成方法や、moduleからのパラメータの受け渡し、if文の使い方などを書いてきました。今回はmoduleを複数一気に生成し、かつそのmoduleに受け渡すパラメータや変数、逆に受け取る変数や信号を別々に扱う方法を紹介したいと思います。 今回使う関数はgenerate 文と for 文です。for 文はC言語など […]